Silverthorne

ISSCC 2008で、ついにSilverthorneの概要が公表された。私が最も注目したのは、パイプラインのステージ数が16もあるということである。各々のステージは以下の通り。

　IF1
　IF2
　IF3
　ID1
　ID2
　ID3
　SC
　IS
　IRF
　AG
　DC1
　DC2
　EX
　FT1
　FT2
　IWB / DC1

注目すべき点は2つ。「EX」（Execute）が1ステージで納まっているのに比べ、「IF」（Instruction Fetch）と「ID」（Instruction Decode）が3ステージずつ、合わせて6ステージもあることだ（Intel社曰く、この部分をFront-End Clusterという）。x86命令をμOPsに分解することはしないが、可変長命令をそのまま実行するのは「無理」ということで、フロントエンド部分の処理でかなり手をかけていると推察される。逆の見方をすれば、命令実行すること自体はそれほど時間はかからないが、x86命令を分解析するのに時間がかかるという、ごく当たり前の結論だともいえる。

パイプラインが16ステージというのは、P6マイクロアーキテクチャ（もう少し手前からいえばBanias）から派生したCoreマイクロアーキテクチャの14ステージよりも多い。なので単純に考えれば、Core 2 Duoよりも高いクロックが期待できるが、これについてはプロセス微細化などによって、いずれは高クロックを狙ってくるものと思われる。あるいは、Banias系がNetBurstマイクロアーキテクチャを駆逐してしまったように、SilverthorneがCoreマイクロアーキテクチャを駆逐してしまうかもしれない（にぐぁ笑）。

とまたまた妄想に突っ走ってしまいそうなので、これまでの勝手な妄想がどのくらい当たっていたかを反省しつつ終わりにしよう。

μOpsに分解しない、というところは当たっていたが、それ以外は疑問符が付くものばかり、と一言で片付けられてしまうといったところか。よもや16ステージのパイプラインだとは思わなかったが、これは命令実行ステージの時間がかからないこと、フロントエンド処理に多くのステージ数が割かれていることから、P5系（MMX Pentium）と比べて、同クロックで競わせれば、P5系の方が演算性能は高いのではないかと推察される（単純計算だが、ステージ数が2倍になれば、クロック数も2倍に増やさないと同じ性能にならない）。もっとも実際はそんなことはなく、300MHzと2GHzでは勝負にならないので、ステージ数を増やしたというのは誤りではない。

ま、それはともかく、世界最高レベルの頭脳には当たり前だが、太刀打ちできないものだと実感した。あとは、ラボから市場に出てきたとき、実力を発揮できるかどうか、という点に注目したい。